★半導体後工程におけるチップレット集積の基礎から試験評価法まで短時間で学習できます！

チップレット実装のテストと評価技術

【提携セミナー】

主催：株式会社R&D支援センター

◆セミナー趣旨

チップレットは多数のチップを1 パッケージに集積する技術であり、従来からのチップ単体テスト手法だけでなく、チップレットのための新たなテスト手法が必要となる。

本講座では電子回路テストの基礎技術を紹介したうえで、チップレットの概要、チップレットテストの考え方、真のKGD(Known Good Die)選別のためのテスト手法、ウェーハプローブの課題と最新動向、インターポーザのテスト、システムレベルテスト、SDC(サイレントデータ破損)、チップレット相互接続テストのためのバウンダリスキャンとIEEE 1838 規格、TSV 接続障害リペア方式とUCIe 規格、ハイブリッドボンディングなど超狭ピッチTSV 接続を評価するための新たな計測方法などを紹介する。

◆習得できる知識

• 電子回路テストの基礎知識
• チップレットの概要
• チップレットテストの考え方と動向
• バウンダリスキャンの基礎知識とチップレットテスト規格IEEE 1838
• TSV 接続障害回避技術とUCIe 規格
• アナログバウダリスキャンによるTSV 接続の新しい評価技術

◆受講対象

• チップレットの実装やテストに興味がある方

◆キーワード

半導体、後工程、チップレット、3次元、集積、回路、パッケージ、接続、テスト、評価

担当講師

愛媛大学 大学院理工学研究科 客員教授 博士（工学） 技術士（電気電子） 亀山 修一　氏

＜専門＞
電子回路の試験技術

＜学協会＞
IEEE, 電子情報通信学会、エレクトロニクス実装学会、日本技術士会

＜略歴＞
1972 年富士通㈱に入社以来一貫して生産技術部門でサーバー/スパコン等の電子回路の試験技術/試験設備の開発に従事、2017 年退職。
現在、愛媛大学客員教授、産総研客員研究員、JEITA 3D 半導体モジュールWG メンバ、ミニマルファブ推進機構アドバイザ、富士通技術士会顧問、半導体関連企業等のコンサル、亀山技術士事務所代表。
IEEE、エレクトロニクス実装学会、電子情報通信学会、日本技術士会等の会員。
IEEE ITC-Asia2023 Industrial co-Chair、エレクトロニクス実装学会の学会誌編集委員/3D チップレット研究会委員。

セミナープログラム（予定）

1．はじめに
1-1．講師Biography
1-2．富士通の大型計算機のテクノロジーとテスト技術
1-3．バウンダリスキャンの採用と普及活動

2．チップレットの概要
2-1．チップレットとは
2-2．なぜ、今チップレットなのか
2-3．ムーア則とスケーリング則
2-4．チップレットの効果
2-5．チップレットの適用事例
2-6．チップレット実装の例
2-7．インターポーザの動向
2-8．インターポーザの事例

3．チップレットテストの動向
3-1．チップレット集積のテストフロー
3-2．KGD(Known Good Die)の重要性
3-3．ウェーハプローブテスト
3-4．真のKGD 選別とIntel の戦略
3-5．積層ダイテストとファイナルテスト
3-6．システムレベルテストSLT
3-7．IC の構造テストと機能テスト
3-8．ATE とSLT のテストメカニズム
3-9．サイレントデータ破損（Silent Data Corruptions）
3-10．インターポーザのテスト（接触方式と非接触方式）
3-11．TSMC のPGD(Pritty-Good-Die)テスト
3-12．EB テスタとCMOS 容量イメージセンサによる非接触テスト

4．チップレット間のインターコネクションテスト
4-1．チップレットは小さな実装ボード
4-2．実装ボードの製造試験工程
4-3．実装ボードやチップレットの機能テストと構造テスト
4-4．バウンダリスキャンの基礎知識
4-5．IEEE 1149-1 バウンダリスキャンテスト回路
4-6．バウンダリスキャンテストによるはんだ接続不良検出動作例
4-7．オープンショートテストパターン
4-8．ロジック-メモリ間のインターコネクションテスト
4-9．チップレットテスト規格IEEE 1838 とチップ間相互接続テスト
4-10．チップ積層後のIEEE 1838 FPP による各チップの機能テスト
4-11．チップ積層後のTSV 接続障害復旧方式とUCIe 規格
4-12．Structural Test ～ボードテストとＩC テストでの違い～
4-13．ポストボンドテスト方式の学会発表例
4-14．TSMC のチップレットテスト事例
4-15．策定中のチップレット規格IEEE P3405 Chiplet Interconnect Test & Repair
4-16．進化するバウンダリスキャン関連規格

5．TSV の接続品質評価技術
5-1．3D-IC のチップ間接続(TSV, ハイブリッドボンディング)の高密度化と課題
5-2．TSV 接合での欠陥と相互接続障害
5-3．従来評価技術（デイジーチェイン、ケルビン計測）の問題点
5-4．X 線CT 画像によるTSV 接続評価と課題
5-5．TSV 接続評価時のアウトライヤ検出の重要性
5-6．TSV の個別抵抗計測による効果
5-7．アナログバウンダリスキャンIEEE 1149-4 による精密微少抵抗個別計測
5-8．従来のIEEE 1149-4 標準抵抗計測法の問題点と解決案
5-9．真のTSV 個別4 端子計測法の実現
5-10．TSV 計測回路の３D-IC への実装例
5-11．新評価方式の適用提案

6．Q&A

公開セミナーの次回開催予定

開催日

2025/5/30（金）13:00～16:30

開催場所

【WEB限定セミナー】※会社やご自宅でご受講下さい。

受講料

非会員： 49,500円 （本体価格：45,000円）
会員： 39,600円 （本体価格：36,000円）

会員（案内）登録していただいた場合、通常1名様申込で49,500円（税込）から

• 1名で申込の場合、39,600円（税込）へ割引になります。
• 2名同時申込で両名とも会員登録をしていただいた場合、計49,500円（2人目無料）です。

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備考

• 本セミナーは「Zoom」を使ったLIVE配信セミナーです。

• セミナー資料は事前にPDFでお送りします。紙媒体では配布しません。
  セミナー資料の無断転載、二次利用や講義の録音、録画などの行為を固く禁じます。

お申し込み方法

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