先端メモリ・ロジックデバイスのための

2.5D/3Dデバイス集積化技術の基礎から最新動向

【提携セミナー】

主催：株式会社R&D支援センター

多層配線技術とデバイス集積化【２日間セット】申込可能です。

7月7日先端メモリ・ロジックデバイスのためのCu及びPost-Cu多層配線技術の基礎から最新動向

◆セミナー趣旨

AI、IoT、データセンター、ADAS/自動運転、ロボティックス、5G/ポスト5Gなどのデジタル社会を支える重要基盤である高性能ロジックデバイス(MPU/CPU、GPU)やDRAM、NANDフラッシュメモリ、パワーデバイスなどに代表される先端半導体デバイスにおいて、デバイスを構成する微細トランジスタ同士を接続して論理回路を構成する多層配線に対する微細化、高密度化、低抵抗化、低容量化、高信頼化の要求が益々厳しさを増している。配線寸法やViaホール径の微細化に伴う配線・Via抵抗及び配線間容量の増大や、これらに伴う信号伝搬遅延と消費電力の増加、信頼性の低下は世代とともに極めて深刻になりつつある。

そこで、本講ではこれまでの多層配線技術の歴史的変遷を振り返るとともに、Cuダマシン配線の製造プロセスや微細化に伴う配線抵抗増大の課題について詳しく解説した上で、Cu代替金属材料(Ru、Co、W、Mo、Niなど)やナノカーボン材料(CNT、グラフェン)の最新の開発動向について述べる。また、Cu配線を取り囲む誘電材料(絶縁膜)として、配線間容量低減のために低誘電率(Low-k)材料を導入した経緯や課題、更なるLow-k化のための多孔質(Porous)材料の課題と対策、究極のLow-k技術であるAir-Gap(中空)技術についても詳細に述べる。

さらに、配線長を大幅に短縮化でき、超ワイドバス化や大容量・高速の信号伝送が可能になるSi貫通孔(TSV) やウエハレベル貼合プロセスを用いたメモリデバイス(DRAM、NAND)の3次元(3D)積層化や、複数の半導体チップ（或いは従来のSoC(System on Chip)チップを機能ごとに分割したチップレット)をパッケージ基板上に近接配置して高性能システムを構成する2.5D/3D異種デバイス集積化(チップレットインテグレーション)についても詳しく解説する。

◆習得できる知識

半導体デバイス技術、半導体製造プロセス技術、多層配線形成技術、三次元デバイス集積化技術、材料強度学、金属疲労学、固体物理学、薄膜材料物性学に関する知識

◆受講対象

企業の研究・開発部門をはじめ、事業(生産、管理、サービス)部門、スタッフ部門(営業、マーケティング)に所属する新人、若手及び中堅社員

◆キーワード

回路,LSI,IC,シリコン,TSV,IoT,AI,WEBセミナー,オンライン

担当講師

名古屋大学　未来社会創造機構　客員教授 兼 技術コンサルタント(半導体分野)
元 (株)東芝　研究開発センター　首席技監　柴田 英毅 氏

【専門】
半導体デバイス・プロセス技術、半導体集積回路技術、多層配線形成技術、三次元デバイス集積化技術、MEMS技術、光伝送技術、材料強度学、金属疲労学、固体物理学、薄膜材料物性学
＜公的機関や大学との兼任＞
名古屋大学、芝浦工業大学の客員教授、慶應義塾大学の訪問教授
【学会・委員会活動】
・JEITA STRJ(半導体技術ロードマップ専門委員会)配線WG委員長/ITRS(国際半導体技術Roadmap)Interconnect-TWG(Co-Chair)(2007-2009年度)
・Selete(半導体先端テクノロジーズ)研究運営委員及び先端コアBEPプログラム委員/半導体MIRAIプロジェクト/Selete-NSI(Nano. Silicon Integration)技術委員 (2006-2009年度)
・ADMETA論文委員(2009-2011年度)
・応用物理学会集積化MEMS技術研究会副委員長(2010-2011年度)
・LEAP(NEDO国プロ)技術委員(2010-2014年度)
・FIRST(内閣府国プロ)の東芝側研究開発責任者(2014-2017年度)
・日本工学会ECEプログラム委員会委員/産総研「ナノテク製造中核人材養成PGナノエレ講師(2013-2019年度)
・SSDM組織委員(2013-2014年度)
・内閣府SIP(戦略的イノベーション創造プログラム)の東芝側実用化・事業化責任者(2018-2022年度)
・2024年度～NEDO技術委員

セミナープログラム（予定）

５．2.5D/3Dデバイス集積化技術の基礎～最新動向
5.1 微細化の物理限界と2.5D/3Dデバイス集積化によるMooreの法則の継続・発展
5.2 Si貫通孔(TSV)によるデバイス集積化のメリット
5.3 TSVを用いた3次元チップ積層の実例1(DRAM/HBM)
5.4 TSVを用いた3次元チップ積層の実例2(NAND/SSD)
5.5 TSVを用いた3次元チップ積層構造における発熱問題とアンダーフィル材の
熱抵抗低減技術
5.6 大容量HBMにおける積層化プロセスロードマップ
(チップ積層:CoC→ウエハ積層:WoW?, WoW&CoW?, CoW?)
5.7 3D-NANDにおけるウエハレベル貼合方式(Xtacking, CBA)の概要
5.8 ウエハレベル貼合技術の種類と比較、有力候補(PAB)
5.9 ウエハレベル貼合技術の課題と対策(貼合の低温化，貼合前平坦化，ベベル制御)
5.10 各種チップレット技術(CoWoS，InFO，EMIB，Foverosなど)の概要と特徴
5.11 TSMC、Intel、Samsungのチップレット技術の詳細とデバイス適用事例
5.12 各社のチップレット技術の整理と業界団体「UCIe」の設立
5.13 国内のコンソーシアム設立の動き(「PSB」, 「BB Cube 3D」, 「ASRA」, 「SATAS」)
5.14ウエハレベルパッケージ(FO-WLP)技術の特長と変遷，代表的なプロセス
5.15 FO-WLPとPLPの使い分け，FO-PLPの要求仕様
5.16 FO-PLPにおける微細再配線(RDL)の低コスト形成プロセスの候補
5.17 5G以降の高周波対応低伝送損失絶縁材料の候補
5.18 パッケージ基板の最新開発動向(樹脂・シリコン基板/TSV⇒ガラス基板/TGV(TDV))
5.19 CoC, CoW, WoWの主要アプリとPros/Cons, 先進パッケージ技術の
ロードマップと市場動向

６．ウエハ裏面への電源供給配線網(BS-PDN, PowerVia, SPR)の形成技術の最新動向
6.1ウエハ裏面への電源供給配線網(BS-PDN)形成の経緯・背景と特徴、課題
6.2 埋め込み電源線(BPR)と裏面の電源供給配線網(BS-PDN)の接続形態と構造
6.3 BS-PDNを形成するための貼合プロセス例と接続断面構造
6.4 BS-PDNにおける回路ブロック面積及びIRドロップの低減効果
6.5 IntelによるPoweViaの概要と特徴, テストチップの評価結果、
20A世代からの採用計画
6.6 TSMCもA16世代からSPRを採用へ、Samsungも2nm世代(SF2Z)からBSPDNを採用へ

７．総括

公開セミナーの次回開催予定

開催日

2026/7/29（水） 13:00～17:00

開催場所

【WEB限定セミナー】※会社やご自宅でご受講下さい。

受講料

7月29日　先端メモリ・ロジックデバイスのための2.5D/3Dデバイス集積化技術の基礎から最新動向のみの受講の場合

非会員：  49,500円 （本体価格：45,000円）
会員：  46,200円 （本体価格：42,000円）

■ 会員（案内）登録していただいた場合、通常1名様申込で49,500円（税込）から

• 1名で申込の場合、46,200円（税込）へ割引になります。
• 2名同時申込で両名とも会員登録をしていただいた場合、計49,500円（2人目無料）です。
• 3名同時申込は1名につき24,750円（税込）です。

7月7日先端メモリ・ロジックデバイスのためのCu及びPost-Cu多層配線技術の基礎から最新動向とセット受講の場合

非会員：  74,250円 （本体価格：67,500円）
会員：  72,600円 （本体価格：66,000円）

■ 会員（案内）登録していただいた場合、通常1名様申込で74,250円（税込）から

• 1名で申込の場合、72,600円（税込）へ割引になります。
• 2名同時申込で両名とも会員登録をしていただいた場合、計74,250円（2人目無料）です。
• 3名同時申込は1名につき37,125円（税込）です。

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備考

• 資料付【抜粋版を送付いたします】
  ※すべてのスライドは配布いたしませんのでご注意ください。

• セミナー資料は開催前日までにお送りいたします。
  無断転載、二次利用や講義の録音、録画などの行為を固く禁じます。

お申し込み方法

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★【7/29先端メモリ・ロジックデバイスのための2.5D/3Dデバイス集積化技術の基礎から最新動向のみの受講　LIVE配信】、【7/7先端メモリ・ロジックデバイスのためのCu及びPost-Cu多層配線技術の基礎から最新動向と7/29先端メモリ・ロジックデバイスのための2.5D/3Dデバイス集積化技術の基礎から最新動向のセット受講　LIVE配信】のどちらかご希望される受講形態をメッセージ欄に明記してください。