半導体製品におけるDFT(Design For Test)技術全解説《基礎から2.5D/3D ICへの応用まで》【提携セミナー】

半導体製品におけるDFT(Design For Test)技術全解説《基礎から2.5D/3D ICへの応用まで》【提携セミナー】

開催日時 2026/8/26 (水) 13:00-17:00 *途中、小休憩を挟みます。
担当講師

丸尾 和幸 氏

開催場所

Zoomによるオンラインセミナー

定員 -
受講費 【オンライン受講(見逃し視聴なし)】:1名46,200円(税込(消費税10%)、資料付)
【オンライン受講(見逃し視聴あり)】:1名51,700円(税込(消費税10%)、資料付)

 

半導体製品におけるDFT(Design For Test)技術全解説

 

《基礎から2.5D/3D ICへの応用まで》

 

【提携セミナー】

主催:株式会社情報機構

 


 

〇チップの高集積化、2.5D/3D-IC化にも対応!
〇基礎から応用まで包括的に学ぶことで、テスト実装の容易化とコスト最適化に繋げる。

 

◆はじめに

半導体製品において、テストエスケープ(不良品流出)ゼロを実現するためには、故障検出率を100%に近づけるDFT(Design for Testability)技術が不可欠です。基本技術(SCAN-ATPG、BIST、JTAGなど)は確立しているものの、チップの高集積化や2.5D/3D-IC化が進むにつれて、従来の技術ではテスト実装が困難になり、テストコストが膨大化するという新たな課題が生じています。

 

本講座は、この課題に対応するため、EDAツールによる自動化で設計エンジニアにとってブラックボックス化しているDFT技術をホワイトボックス化することを目的としています。

 

◆受講後、習得できること

本講座を受講することにより、受講者は半導体設計フロー(RTL〜論理合成〜配置配線~サインオフ)におけるDFTの役割と位置づけを深く正確に理解・把握できるようになります。さらに、2.5D/3D-ICを含めた半導体製品に対するテスト実装の容易化とテストコストの最適化の実現方法を理解することができます。

 

◆受講対象者

  • DFTエンジニア
  • 半導体テストエンジニア
  • 半導体製品QAエンジニア
  • SoC, 2.5D, 3D-IC 論理設計フローにおいて論理合成以降(ミドルエンド~バックエンド)に関わるエンジニア
  • 半導体デバイスの検査、測定に関心のある方

 

◆必要な予備知識

デジタル回路(論理回路)をある程度理解できること

 

担当講師

サクセスインターナショナル株式会社 技術顧問 丸尾 和幸 氏

 

講師紹介
■ご略歴:
東北大学大学院工学研究科 博士後期課程修了

1991~2004年 株式会社アドバンテスト研究所に配属
主に画像処理・画像認識に関するソフトウェアアルゴリズムと、これらアルゴリズムのリアルタイム処理のためのCMOS集積回路技術(デジタル・アナログ)の研究開発に従事。

2004~2024年 メンター・グラフィックス・ジャパン株式会社
DFT(Design-for-test)ツールのFAEとして、DFTツール、Diagnosis(故障診断ツール)および歩留まり解析ツールなどのテクニカルセールスに従事。単に自社製品のサポートにとどまらず、半導体製造・出荷テスト・テスト結果からの歩留まり改善プロセスに関するコンサルティング的な業務も担当した。

■ご専門:
CMOSデジタルLSI設計技術、EDA(Electronical Design Automation) ツール活用技術、DFT、半導体テスト、不良解析、歩留まり解析に関する技術全般

 

セミナープログラム(予定)

1.DFT概要
1)出荷テスト(Manufacturing Test)の意義
2)半導体テストにおけるDFTの重要性

 

2.ロジックテスト
1)Functional Test と Structural Test
2)SCAN Testと ATPG
3)圧縮SCAN:テストコスト削減のため
4)BIST(Build-In Self Test):車載半導体では必須の技術

 

3.メモリテスト
1)Functional Test と Structural Test
2)Memory BIST:組み込みメモリのテストとしては必須となる技術。

 

4.ボードレベルのDFT
1)JTAG: IEEE1149: ボードレベルテストのIEEE標準
2)BoundarySCAN:ボードレベルテストを実現するためのDFT技術

 

5.DFTの大規模SoC対応
1)階層SCAN
2)階層BIST

 

6.DFTの2.5D/3D IC への応用
1)SCANテストの2.5D/3D対応
2)BISTの2.5D/3D対応

 

7.まとめ

 

<質疑応答>

 

公開セミナーの次回開催予定

開催日

2026年8月26日(水) 13:00-17:00 *途中、小休憩を挟みます。

 

開催場所

Zoomによるオンラインセミナー

 

受講料

【オンライン受講(見逃し視聴なし)】:1名 46,200円(税込(消費税10%)、資料付)
*1社2名以上同時申込の場合、1名につき35,200円

 

【オンライン受講(見逃し視聴あり)】:1名 51,700円(税込(消費税10%)、資料付)
*1社2名以上同時申込の場合、1名につき40,700円
*「見逃し視聴あり」でお申込の場合、当日のご参加が難しい方も後日セミナー動画の視聴が可能です。

 

学校法人割引;学生、教員のご参加は受講料50%割引。

 

オンライン配信のご案内

★ Zoomによるオンライン配信

については、こちらをご参照ください

 

配布資料

●配布資料は、印刷物を郵送で1部送付いたします。

  • お申込みの際にお受け取り可能な住所を必ずご記入ください。
  • 郵送の都合上、お申込みは4営業日前までを推奨します。(土、日、祝日は営業日としてカウントしません。)
  • それ以降でもお申込みはお受けしておりますが(開催1営業日前の12:00まで)、その場合、テキスト到着がセミナー後になる可能性がございます。ご了承の上お申込みください。
  • 資料未達の場合などを除き、資料の再配布はご対応できかねますのでご了承ください。

 

備考

●当日、可能な範囲でご質問にお答えします。(全ての質問にお答えできない可能性もございます。何卒ご了承ください。)

 

お申し込み方法

★下のセミナー参加申込ボタンより、必要事項をご記入の上お申し込みください。

★【オンラインセミナー(見逃し視聴なし)】、【オンラインセミナー(見逃し視聴あり)】のいずれかから、ご希望される受講形態をメッセージ欄に明記してください。

 

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